别再手动敲串口了！用Vivado里的AXI UART Lite IP核，5分钟搞定FPGA串口通信

5分钟极速部署用AXI UART Lite IP核实现FPGA串口通信在嵌入式开发中串口通信就像空气一样无处不在——调试信息输出、设备间数据交换、固件升级都离不开它。但每次新项目都要重新编写UART收发逻辑不仅耗时还容易引入时序问题。Xilinx Vivado的AXI UART Lite IP核正是解决这一痛点的利器它能将原本需要数百行Verilog代码实现的功能简化为5分钟的图形化配置。1. 环境准备与IP核添加确保已安装Vivado 2020.1或更高版本笔者使用的是Artix-7系列XC7A35T开发板。新建RTL工程后在Flow Navigator中点击Create Block Design这是Vivado提供的可视化设计环境。右键画布空白处选择Add IP搜索框中输入AXI UART Lite双击添加。此时会看到一个名为axi_uartlite_0的IP核出现在画布上其核心参数如下参数默认值推荐配置波特率115200根据设备调整数据位88停止位11FIFO深度16字节16或32校验位无根据需求选择提示波特率需与对接设备严格一致常见的还有9600、57600等值。FIFO深度决定了单次可缓存的数据量在高速通信场景建议增大此值。2. 关键参数配置与硬件连接双击IP核打开配置窗口在Basic选项卡设置通信参数。例如与Arduino通信时需要保持双方相同的波特率配置。勾选Enable parity可添加奇偶校验位提升可靠性。完成配置后需要为IP核添加时钟和复位信号添加Processor System ResetIP提供复位信号添加Clock WizardIP生成所需时钟通常100MHz使用Run Connection Automation自动连接AXI总线最终生成的Block Design应包含以下关键信号uart_tx/rx连接FPGA物理引脚s_axi_aclkAXI总线时钟s_axi_aresetn低有效复位信号// 引脚约束示例XDC文件 set_property PACKAGE_PIN F14 [get_ports uart_tx] set_property IOSTANDARD LVCMOS33 [get_ports uart_tx] set_property PACKAGE_PIN F13 [get_ports uart_rx] set_property IOSTANDARD LVCMOS33 [get_ports uart_rx]3. 软件端驱动开发生成Bitstream后导出硬件到Vitis开发环境。新建Application Project时选择Hello World模板会自动包含UART驱动代码。关键操作函数如下#include xuartlite.h #define UART_DEVICE_ID XPAR_AXI_UARTLITE_0_DEVICE_ID int main() { XUartLite_Config *Config; XUartLite UartInstance; // 初始化UART Config XUartLite_LookupConfig(UART_DEVICE_ID); XUartLite_CfgInitialize(UartInstance, Config, Config-RegBaseAddr); // 发送数据 char msg[] Hello FPGA UART!\r\n; XUartLite_Send(UartInstance, msg, strlen(msg)); // 接收数据非阻塞 u8 recv_data; if(XUartLite_Recv(UartInstance, recv_data, 1) 1) { xil_printf(Received: %c\n, recv_data); } return 0; }常见问题处理SLVERR错误通常因FIFO溢出导致检查发送前是否调用XUartLite_IsSended()确认FIFO就绪数据丢失提高时钟精度或降低波特率确保BRG分频系数计算正确中断不触发在Vivado中使能中断信号并正确配置INTC中断控制器4. 实战串口回环测试为验证通信链路我们可以实现一个简单的回环测试——将接收到的数据原样发回。在Vitis中修改main函数while(1) { u8 buffer[32]; int recv_len XUartLite_Recv(UartInstance, buffer, sizeof(buffer)); if(recv_len 0) { XUartLite_Send(UartInstance, buffer, recv_len); if(buffer[0] q) break; // 输入q退出 } usleep(10000); // 适当延时降低CPU占用 }性能优化技巧使用DMA传输替代轮询模式需配合AXI DMA IP启用FIFO半满中断提高响应效率在Zynq芯片上可通过PS端直接操作UART寄存器提升速度在Putty或Tera Term等终端工具中输入字符应立即看到回显。这个简单的测试验证了从硬件连接到软件驱动的完整链路为后续开发复杂通信协议奠定了基础。