【IC验证】vcs+verdi联合仿真自动化实践：从makefile编写到高效调试（systemverilog/UVM）

1. 为什么需要vcsverdi联合仿真自动化做IC验证的朋友都知道每次修改代码后手动敲命令编译、仿真、看波形有多痛苦。我刚开始用vcsverdi时每次都要重复输入一长串命令不仅容易出错效率还特别低。后来发现用makefile封装这些操作后验证效率直接翻倍。vcs是Synopsys家的仿真器verdi是波形查看神器这俩配合使用就像咖啡配奶精 - 单独用也能工作但混在一起才够味。通过makefile实现自动化后你只需要敲个make all系统就会自动完成编译所有SystemVerilog/UVM代码运行测试用例生成fsdb波形文件自动打开verdi显示波形我在某次芯片验证项目中用这套方法把原本需要5步的手动操作压缩到1步团队平均每天节省2小时调试时间。特别是当测试用例超过50个时自动化脚本的优势更加明显。2. 环境准备与基础配置2.1 安装必要工具工欲善其事必先利其器先确认你的Linux环境已经装好VCS建议2018以上版本支持UVM1.2Verdi2019版开始对SystemVerilog支持更完善GNU Make一般系统自带用make -v检查版本装好后在.bashrc里配置好环境变量这是我的配置片段export VCS_HOME/opt/synopsys/vcs export VERDI_HOME/opt/synopsys/verdi export PATH$PATH:$VCS_HOME/bin:$VERDI_HOME/bin2.2 项目目录结构规范的目录结构能让后期维护轻松很多推荐这样组织project/ ├── Makefile # 自动化脚本核心 ├── filelist.f # 文件清单 ├── rtl/ # 设计代码 ├── tb/ # 测试平台 │ ├── uvm/ # UVM组件 │ └── testcases/ # 测试用例 └── wave/ # 波形存储目录3. Makefile编写全解析3.1 基础框架搭建先看一个最小可用的Makefile框架# 全局变量定义 TOP_MODULE top_tb UVM_VERSION uvm-1.2 FSDB_FILE wave/$(TOP_MODULE).fsdb # 默认执行目标 all: clean comp run verdi # 清理临时文件 clean: rm -rf csrc simv* *.log *.fsdb verdiLog # 编译阶段 comp: vcs -full64 -sverilog -debug_accall \ -ntb_opts $(UVM_VERSION) \ -timescale1ns/1ps \ -f filelist.f \ -l compile.log \ -top $(TOP_MODULE) # 运行仿真 run: ./simv fsdbautoflush \ UVM_TESTNAMEbase_test \ -l simulation.log # 打开波形 verdi: verdi -sv -f filelist.f \ -ssf $(FSDB_FILE) 这个模板已经能处理大多数基础场景下面我们逐步增强它的功能。3.2 高级功能扩展3.2.1 参数化测试控制实际项目中需要灵活切换测试用例改进后的run目标TEST_NAME ? smoke_test # 默认测试用例 SEED ? 12345 # 默认随机种子 run: ./simv fsdbautoflush \ UVM_TESTNAME$(TEST_NAME) \ ntb_random_seed$(SEED) \ -l $(TEST_NAME)_$(SEED).log使用时可以通过命令行覆盖默认值make run TEST_NAMEstress_test SEED543213.2.2 多波形控制策略针对不同调试需求可以定制波形记录策略# 波形记录深度控制 WAVE_DEPTH 0 # 0表示记录所有层次 comp: vcs ... defineFSDB \ fsdbdumpvars$(WAVE_DEPTH) \ fsdbautoflush如果想只记录特定模块波形// 在测试平台中添加条件记录 initial begin if(ifdef RECORD_WAVE) $fsdbDumpvars(0, dut.u_alu); $fsdbDumpvars(1, tb.env); endif end4. 高效调试技巧4.1 Verdi高级用法4.1.1 信号追踪技巧Verdi最强大的功能之一是信号追踪这几个快捷键能提升3倍调试效率Ctrlw显示信号波形g跳转到指定时间点f查找信号Shift鼠标拖动测量时间间隔4.1.2 自定义波形视图保存常用信号分组到.signal文件下次直接加载# 创建信号组配置文件 group register_group { /dut/reg_* /dut/config_reg }在Makefile中添加加载指令verdi: verdi -sv -f filelist.f \ -ssf $(FSDB_FILE) \ -ssr ./wave/register_group.signal 4.2 常见错误排查4.2.1 UVM类找不到典型报错uvm_component should be a valid type解决方案检查Makefile是否包含-ntb_opts uvm-1.2确认UVM库路径正确UVM_HOME /opt/synopsys/uvm comp: vcs ... incdir$(UVM_HOME)/src4.2.2 文件路径问题当看到No such file or directory时检查filelist.f中的路径是否正确使用相对路径时建议用$(PWD)comp: vcs ... -f $(PWD)/filelist.f5. 实战案例AXI总线验证环境5.1 项目背景最近完成的一个AXI4验证项目包含1个AXI Master VIP2个AXI Slave VIP300寄存器配置项50测试用例5.2 Makefile优化点针对复杂项目优化的Makefile片段# 多VIP路径管理 VIP_DIR /shared/vip AXI_PATH $(VIP_DIR)/axi/v1.2 # 分阶段编译 comp: comp_rtl comp_tb comp_rtl: vcs ... -f rtl.f comp_tb: vcs ... -f tb.f incdir$(AXI_PATH)/include # 并行执行测试 regression: $(foreach test, $(wildcard tb/testcases/*.sv), \ make run TEST_NAME$(notdir $(basename $(test))) )5.3 性能对比优化前后的关键指标对比指标手动执行Makefile自动化提升幅度编译时间3min1.5min50%测试执行时间8h5h37.5%错误率15%3%80%这套方法后来被团队推广到所有验证项目特别适合以下场景需要频繁回归测试的模块验证多人协作的大型SoC验证带VIP的复杂接口验证